技術干貨 | 芯片ESD防護必修課（一）CDM測試

在電子產品的設計與生產過程中，靜電放電（ESD）是一個不可忽視的問題。其中，帶電器件模型靜電放電（CDM-ESD）是一種常見的ESD現象，它主要發生在芯片因靜電累積而與接地電位接觸時。

CDM-ESD原理
CDM-ESD是指芯片因為摩擦生電或其他因素導致其自身內部積累了大量電荷。在這個過程中，芯片并未立即受損。然而，當這個帶有靜電的芯片在處理過程中，其引腳與接地電位（如金屬機殼、工具等）接觸時，芯片內部的靜電會迅速從引腳流出，形成靜電脈沖，即CDM放電。

（CDM）靜電放電的示意圖

CDM放電特點

1. 自發性
CDM放電是器件在外界因素干擾下內部積累電荷后自發產生的。芯片的結構和電容決定了存儲的電荷量和放電持續時間，因此CDM波形具有芯片自身的獨特性。

2. 由內到外
CDM是器件內部電荷向外部放電的過程。

3. 外部電場作用
外部電場是CDM放電的主要誘因之一。芯片在外部電場作用下，內部電荷重新分布，形成自發極化電場。當芯片與接地金屬接觸時，形成自發的CDM放電。

CDM測試方法
等效電路原理
CDM測試設備通常由一個連接到高壓電源的充電板（Field Plate）和一個接地的Pogo pin組成，Pogo pin可以在待測IC（DUT）的pin之間移動。通過這種方式，可以模擬實際的CDM放電情況。

實際測試各模塊圖

等效電路模型
CDM測試儀的電氣模型包括三個主要電容：CDUT（DUT和場板之間的電容）、CDG（DUT和接地層之間的電容）、CFG（場板和接地層之間的電容）。這些電容共同決定了CDM放電的特性和波形。

等效電路圖

測試波形及參數
CDM的脈沖持續時間很短，但電流峰值很大。不同芯片的結構和電容差異會導致相同條件下CDM波形的顯著差異。

波形圖

適用范圍及標準
適用范圍
CDM測試適用于封裝的半導體器件、薄膜電路、表面聲器件、光電器件、集成電路器件和半導體分立器件等。

測試標準
目前，針對CDM測試的主要標準包括ANSI/ESDA/JEDEC JS-002-2022、AEC-Q101-005-REV-A-2019和AEC-Q100-011 Rev-D:2019。這些標準詳細規定都是針對封裝后的芯片。

CDM防護等級分類
CDM防護等級通常以125V、250V、500V、750V和1000V進行劃定，不同標準對防護等級的分類有所不同。

Table1-應力水平等級

Table2分立半導體CDM-ESD分類等級

車規級AEC-Q100中的Corner Pin問題
車規級AEC-Q100標準特別提到了Corner Pin問題，即位于封裝角落處的引腳，這些引腳在DIP、SOIC、QFP、PLCC等封裝方式中較為常見。

QFN封裝引腳示例

帶角引腳（左）和不帶角引腳（右）的BGA封裝引腳示例

判定標準
實驗室通常以IV曲線的偏移作為判定測試是否通過（pass）或失敗（fail）的標準。SGS選擇以±15%的偏移量作為參考范圍，并在CDM測試前后對引腳的功能進行確認。因此，在進行CDM測試前，建議客戶首先量測引腳的功能以確保其處于正常狀態，并在測試后再次進行確認。

SGS CDM測試設備

CDM-ESD是電子產品面臨的重要可靠性問題，SGS致力于為客戶提供全方位的可靠性測試服務，幫助您提升產品性能，確保產品安全可靠。